Russia
BelarusКомпания не указана
Инженер по UVM верификации
3 нед. назад
RussiaBelarusWorldwideMiddleHybridB1
systemveriloguvmrtlfpgaasicperlpythontcl
Инженер по UVM верификации в российскую технологическую компанию. Возможна работа в гибридном формате в офисах Москвы, Санкт-Петербурга, Нижнего Новгорода и Минска. Опыт работы от 3 лет, уровень Middle/Senior.
О компании
- Компания рассматривает кандидатов из РФ и Беларуси.
Обязанности
- Планирование функциональной верификации и разработка тестовых планов IP блоков или СнК
- Разработка верификационных окружений для разрабатываемых в компании IP блоков
- Автоматизация процедуры тестирования с помощью скриптовых языков
- Регрессивное тестирования в системах CI
- Взаимодействие с разработчиками IP блока, архитекторами, программистами на всех этапах верификации
- Подключение и настройка VIP для различных устройств и интерфейсов
- Постановка на регрессионное тестирование
Требования
- Опыт верификации и/или разработки RTL для FPGA или ASIC, опыт от 3 лет.
- Знакомство с архитектурой хотя бы одного современного процессора
- Уверенный пользователь RTL симулятора (any vendor)
- Хорошее знание SystemVerilog и его ООП-подмножества
- Владение скриптовыми языками (perl/python/tcl/shell scripting)
- Уверенный пользователь Linux
- Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы
Будет плюсом
- Знакомство с UVM
- Опыт программирования на ASM, С
- Опыт с системами Continuous Integration
- Знакомство с современными SoC интерфейсами (AXI, AHB, OCP, CHI)
Условия
- З/п: обсуждается, соцпакет.
- Формат работы: Гибрид, Офис,(Москва, Санкт-Петербург, Нижний Новгород и Минск)